# このページは，学生実験用資料として筑波大学リコンフィギュラブルコンピューティングシステム研究室のwebページで公開されていたものを，許可を得て転載したものです．
Verilogでは、ソースコードにコメントを入れることができます。コメントはSynthesize時に無視されます。コメントには以下の2種類の構文があります。
// この構文はこの一行全てをコメントとして扱うようにします。 // 複数行に渡るコメントをしたい場合はこのようにしてください。 /* この構文に囲まれた領域はコメントとして扱われます。 この構文は複数行に渡ることもできます。。 */