# このページは，学生実験用資料として筑波大学リコンフィギュラブルコンピューティングシステム研究室のwebページで公開されていたものを，許可を得て転載したものです．
Verilogとはハードウェア記述言語(HDL)のひとつであり、集積回路などの並列的に動作するハードウェア回路を設計するための言語である。 VerilogはC言語などを元にして作られたためC言語に似ている表現がいくつかあるが、プログラミング言語とは働きが全く違うので注意すること。
VerilogではRTLを中心に記述する。 RTLとはレジスタ転送レベル(Register Transfer Level)のことであり、ゲートレベルより抽象度の高いレベルと言える。 ゲートレベルとは論理回路で使うようなANDゲートやORゲートなどを接続させてハードウェアを記述するレベルである。 VerilogではRTLでもゲートレベルでも記述できるが、ゲートレベル記述は今回の実験のような大規模なハードウェアの設計には向いていない。 そこで、ここでは主にRTLの記述に関しての説明を行う。
RTLではレジスタとレジスタ間の信号が流れる回路を記述するというものである。 RTLの記述はCADソフトによってゲートレベル記述に自動的に変換される。そのためユーザはカルノー図を描いてゲート数を少なくするなどといった手続きをする必要がない。